English / 联系我们 / 设为首页 / 加入收藏
 您现在的位置 > Smart-SIC Virtualyzer
 

 

 

Smart-SIC Virtualyzer—旁路攻击和故障注入仿真分析平台简介

 

 

  • 最具创新的安全分析工具

侧信道的信息泄露和故障注入对芯片的安全性威胁非常大,而通常对这两方面的评估是在真正的电路板上或者FPGA仿真板上进行,当泄露被发现时可能已经过了6~9个月,此时再重新修改设计会导致大量的资金和精力被浪费。Smart-SIC Virtualyzer能解决此种问题,能够在设计的初期阶段评估其加密算法实施在侧信道方面的安全性。此平台通过数字仿真和建模对设计的源代码进行模拟分析,无需任何硬件设备的配合。

  • 针对源代码进行仿真分析,无需硬件的配合—节约时间和成本

1.支持由如下常用集成开发环境设计的VHDL或Verilog硬件描述语言。

Target Material IDE
Xilinx ISE,VIVADO
Actel/Microsemi Libero
Altera Quartus
ASIC Cadence,Synopsys

2.支持RTL ,Post-Synthesis ,Post Place & Route 三种不同级别的源文件仿真。

  • 分析过程—简单易上手

通过几步简单的设定,就可以完成对设计的安全性进行分析,简介如下:

  • DESIGN:设定待测目标的工作区域:设计的资源,库和testbench
  • TARGET:选择分析范围的模块和信号
  • SIMULATION:选择仿真设定和加密算法输入参数
  • PROBE:选择虚拟探针的工作区域和设定虚拟探针的响应
  • MODEL:功耗或EM
  • TRACES:生成、操纵及保存活动波形
  • ANALYSIS:对生成的波形进行侧信道安全性分析

 

  • 产品特点

1.通过仿真源代码,能够在设计的早期评估其安全性。

2.能够评估多种加密算法。

3.无需硬件的配合。

 

欲了解更多详情,请联系我们
 

Flash Technology飞思德晶华贸易(上海)有限公司版权所有 电话:8621-61457130 沪ICP备11027505号-1"